Logika eta txankletak-SN74LVC74APWR

TxankletaetaAtxiloketaInformazioa gordetzeko erabil daitezkeen bi egoera egonkor dituzten gailu elektroniko digital arruntak dira, eta flip-flop edo latch batek informazio bit 1 gorde dezake.

Flip-Flop (FF gisa laburtua), ate biegonkor gisa ere ezagutzen dena, flip-flop biegonkor gisa ere ezaguna, bi egoeratan funtziona dezakeen zirkuitu logiko digital bat da.Flip-flop-ek bere egoeran jarraitzen dute sarrerako pultsu bat jaso arte, abiarazle gisa ere ezaguna.Sarrerako pultsu bat jasotzen denean, flip-flop irteera arauen arabera egoera aldatzen da eta gero egoera horretan jarraitzen du beste trigger bat jaso arte.

Latch-a, pultsu-mailarekiko sentikorra, erloju-pultsuaren mailaren azpian egoera aldatzen da, latch-a mailak abiarazitako biltegiratze-unitatea da eta datuak biltegiratzeko ekintza sarrerako seinalearen maila-balioaren araberakoa da, latch-a sartuta dagoenean soilik. gaitu egoera, irteera datuen sarrerarekin aldatuko da.Latch flip-flop-aren desberdina da, ez da datuak latching, irteerako seinalea sarrerako seinalearekin aldatzen da, buffer batetik igarotzen den seinalea bezala;behin latch seinaleak latch gisa jokatzen du, datuak blokeatu egiten dira eta sarrerako seinaleak ez du funtzionatzen.Latch bat latch gardena ere deitzen zaio, hau da, irteera sarrerarako gardena dela itxita ez dagoenean.

Latch eta flip-flop arteko aldea
Latch eta flip-flop memoria funtzioa duten biltegiratze gailu bitarrak dira, hainbat denbora-zirkuitu logiko osatzeko oinarrizko gailuetako bat.Aldea hau da: latch bere sarrerako seinale guztiekin erlazionatuta dago, sarrerako seinalea aldatzen denean latch aldaketak, ez dago erloju terminalik;flip-flop erlojuak kontrolatzen du, soilik erlojua abiarazten denean uneko sarrera lagintzeko, irteera sortu.Jakina, latch-a eta flip-flop-a tenporizazio-logika direnez, irteera ez dago uneko sarrerarekin soilik lotuta, aurreko irteerarekin ere lotuta dago.

1. latch mailak abiarazten du, ez kontrol sinkronikoa.DFF erlojuaren ertzean eta kontrol sinkronikoaren bidez abiarazten da.

2、Latch-a sarrera-mailarekiko sentikorra da eta kableatuaren atzerapenaren eraginpean dago, beraz, zaila da irteerak errebarik sortzen ez duela ziurtatzea;DFF-k errebak sortzeko aukera gutxiago du.

3, Latch eta DFF eraikitzeko ate zirkuituak erabiltzen badituzu, latch-ek DFF baino ate-baliabide gutxiago kontsumitzen du, hau da, DFF baino latch-erako leku hobea da.Hori dela eta, ASIC-en latch erabiltzearen integrazioa DFF baino handiagoa da, baina FPGAn alderantziz gertatzen da, FPGAn ez baitago latch unitate estandarrik, baina DFF unitatea badago, eta LATCH batek LE bat baino gehiago behar du gauzatzeko.latch-a maila abiarazten da, hau da, gaitzeko amaiera izatearen baliokidea da, eta aktibatu ondoren (gaitzeko mailan) hari baten baliokidea da, eta horrek aldatzen du Irteera irteeraren arabera aldatzen da.Gaituta ez dagoen egoeran jatorrizko seinalea mantentzea da, ikusi daiteke eta flip-flop aldea, hain zuzen ere, askotan latch ez da ff ordezko.

4, latch denbora-analisi estatiko oso konplexua bihurtuko da.

5, gaur egun, latch goi-mailako zirkuituan bakarrik erabiltzen da, hala nola intel-en P4 CPUan.FPGA-k latch-unitatea du, erregistro-unitatea latch-unitate gisa konfigura daiteke, xilinx v2p eskuliburuan erregistro / latch-unitate gisa konfiguratuko da, eranskina xilinx erdi xerra egituraren diagrama da.FPGAen beste modelo eta fabrikatzaileak ez ziren egiaztatzera joan.--Pertsonalki, uste dut xilinx-ek aldaera zuzenean lotzeko gai dela arazo gehiago izan daitekeela, LE gutxi batzuk egiteko, hala ere, ez xilinx gailu xerra bakoitza horrela konfiguratu daiteke, altera-ren DDR interfaze bakarrak latch unitate berezi bat du, oro har bakarrik. latch diseinuan abiadura handiko zirkuitua erabiliko da.altera-ren LE ez da latch egitura, eta egiaztatu sp3 eta sp2e, eta beste ez egiaztatzeko, eskuliburuak konfigurazio hau onartzen dela dio.Alterari buruzko wangdian esamoldea egokia da, altera-ren ff ezin da konfiguratu latch egiteko, bilaketa-taula bat erabiltzen du latch ezartzeko.

Diseinuaren arau orokorra hau da: saihestu kisketak diseinu gehienetan.denbora amaitu da diseinatzen utziko dizu, eta oso ezkutuan dago, ez-beteranoak ezin du aurkitu.latch arriskurik handiena errebak ez iragaztea da.Hau oso arriskutsua da zirkuituaren hurrengo mailarako.Hori dela eta, D flip-flop lekua erabil dezakezun bitartean, ez erabili latch.